吾爱IC社区 http://www.52-ic.com 亚博app下載_亚博电竞官网_亚博体育网址是一个集亚博app下載IC设计经验分享交流,亚博app下載IC设计培训,亚博app下載后端项目外包服务,IC人才招聘服务的综合性网站 Wed, 27 Nov 2019 14:00:27 +0800 zh-CN hourly 1 https://wordpress.org/?v=5.2.5 吾爱IC社区 http://www.52-ic.com/4432.html http://www.52-ic.com/4432.html#respond Wed, 27 Nov 2019 14:00:24 +0000 http://www.52-ic.com/4432.html 点击上方蓝字可以订阅哦 本周小编将分享五道亚博app下載IC后端实现经典问题,这些问题精选于知识星球上的问答主题,这些可 […]

The post 亚博app下載_亚博电竞官网_亚博体育网址知识星球问答精选 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

]]>
点击上方蓝字可以订阅哦


本周小编将分享五道亚博app下載IC后端实现经典问题,这些问题精选于知识星球上的问答主题,这些可能都是比较普遍的问题,相信不少亚博app下載IC后端实现工程师都曾经困惑过,特此挑选出来做一个问答分享,希望对大家有所帮助。


下周将会推送11月份赠书活动相关细节,别问我送什么书和细节问题,因为我自己也还没想好,其实是没时间去想那些问题。大家也懂得作为一个亚博app下載IC后端工程师也是挺忙的,还得时不时码字做干货分享,真的是很不容易。不过可以肯定的是仍然是免费赠书,也一定是包邮。所以,还没置顶公众号的朋友,赶紧将公众号置顶,这样即便你再忙也不会错过社区的任何干货和福利哦!


好了,下面进入今天的主题分享。


1.星主,请问一下,icc2里面做完cts,clock上面的net跟cell是默认为dont touch的吗? 还有useful skew(ccd)可用于build cts(非opt阶段)阶段吗?CCD使用有何注意事项?


【点评】工具做完clock tree synthesis,默认会做mark clock tree的操作,这个操作等效于给clock tree上的cell设置了一个clock的attribute。所以clock tree上的cell会被设置soft fix的属性。这个命令通常还可以延伸运用于一些特殊的路径,比如这类路径工具不认为是clock path,但我们确实不希望cts后的timing优化又动到这类path,此时我们可以将这类path,mark成clock的属性。


CCD(Concurrent Clock And Data)是非常常用的一个自动调tree的option,特别是对于高性能的设计,相当有用。在早期,工具还不支持这个功能的时候,我们都需要通过分析path的前后级的timing margin来人工调tree。如果碰到需要调的点超过一千多,其实还是很繁琐的。


任何事物都有它的两面性,过度使用CCD也会带来一些问题,比如容易出现大的hold violation。所以,我们往往在跑PR flow中加入hold corner,并告诉工具前后级最多能够借的时间。限于篇幅,更多关于CCD使用的注意事项,请移步小编知识星球查看。


亚博app下載IC后端时钟树综合专题(OCC电路案例分享)


2.您好,请教几个问题。1,55nm 在用ccs lib做完cts后report之后会有RCCALC-004的warning 如下,不知道是哪里引起的?2,发现在clock route 之后icg cell的setup会跳起来,不知道您有什么建议或者经验分享没?3.以前80nm都是routing 完之后清ant ,这次routing完之后看ant 会比较多 大概两万,给了dio之后插入了4000左右,还有一万多,是不是应该在routing的时候就带上ant?4. icc完成routing后,希望通过插入diode 修antenna 违例,工具并不能自动插入diode ,而且diode 本身没有dont use 属性。但是有时别的工艺该命令工具又可以插入diode 修天线。


【点评】这个是RC抽取的时候报的错误,初步判定是lib的问题。有的时候这个可以不管,要看具体情况。先检查下lib是否正常。


ICG的ck pin在长tree时是through pin,它的clock tree latency相比其他sink点比如会短一些。因此大部分情况需要将ICG靠leaf端摆放。然而从功耗角度,ICG是越靠root端会越省功耗,因此这是一个矛盾体,在设计实现时需要有一个tradeoff。


Clock gating setup常见的解决方法: 加大gating check的值,加大data path的优化力度(data层面);人工调整ICG的clock tree。


秒杀亚博app下載后端实现中clock gating使能端setup violation问题


在跑PR flow过程中,务必加上antenna rule,这样在绕线过程中工具可以根据看到的violation来进行antenna violation的auto fixing。这里再强调下,能够让工具自动处理的工作,千万别自己做(比如DRC Fixing)。


插diode的命令没有问题。核心是ICC能否看到antenna violation?如果看不到antenna violation,不插diode才是工具正常的behavior。如果calibre中发现有这类violation,则可以通过改变antenna rule中的mode和ratio值来加紧约束,让PR工具能够看到violation,从而进行auto fixing。


3.匿名用户 提问:星主,请教个问题 在upf  flow中,always on net,比如iso  cell的控制信号,power  switch 的控制信号,是否需要做特殊处理。怎么能够保证工具一定用always  on cell来优化,谢谢啦!


【点评】ISO Cell是放置在相对ON的Domain,因此iso cell的控制信号正常解高fanout即可,插入的buffer直接用普通buffer即可。


Power Switch Cell的控制信号,比如req和ack信号,这个就需要特别注意了。因为当前的设计是做power domain的,而ack,req这些信号,如果中间需要插buffer,需要插always on buffer。为了避免这种麻烦,power switch cell 控制信号的链要串好点,相邻两个要足够近,确保没有max transition的问题。


【思考题】:在实际项目中,往往会将所有Power Switch Cell串成一条或若干条链,为什么要这么做?


4.匿名用户 提问:星主好,请教下带有isolation 功能的levelshift。比如是一个1.8转3.3的,1.8可以关断。3.3是always on的。请问这种level  shift 1.8能不能关断。需不需要额外给一个always on 的1.8v电源?


【点评】这种应用场景,加带isolation功能的level shifter即可。Level Shifter主要有两种类型,一种是普通的level shifter(LS),另外一种是带isolation功能的enable level shifter(ELS)。


以下图为例,0.9V Domain A为一个需要做power gating的domain。1.1V Domain为一个AO Domain。当信号从A domain出来要到B domain时,需要在output端加ELS,当信号从B domain要到A domain时,只需插LS即可。


亚博app下載_亚博电竞官网_亚博体育网址知识星球问答精选


那么,ELS和LS应该摆放在哪里呢?是摆放在source端还是destination端?(也称之为source side和sink side)答案是都可以,它和level shifter的选型密切相关。在亚博app下載后端实现时,可以选用便于powerplan规划的level shifter。


低功耗设计实现中secondary power pin的连接方法汇总


这些低功耗设计实现经验,你真的懂了吗?


【思考题】:如果将ELS摆放如下图所示,请问实现时有何问题?


亚博app下載_亚博电竞官网_亚博体育网址知识星球问答精选


5.提问:前辈,T28工艺,signoff recommend 中margin type类提到flop hold constraints uncertainty, 利用传统Flat ocv 则不用额外考虑;如果用SBOCV 则需要额外增加?为什么?谢谢


这种情况是预防flop的hold margin不够导致芯片fail。如果用flat ocv,是使用统一的derate,一般比较悲观,所以margin够。在先进工艺节点,很多时候foundary或者vendor其实会提供一种叫SCM(Statistical Constraint Margining)的库,ARM一般都会提供一套这样的库。


那么,为何foundary或者vendor只提到hold margin呢?


亚博app下載IC设计实现之hold violation修复大全


知识星球相关


上周知识星球开放的邀请通道于昨天正式关闭了。即刻起亚博app下載_亚博电竞官网_亚博体育网址知识星球的门票调整至228元/年。目前知识星球人数为378人,预计今年可以增长至450人左右,社区成长符合预期,在此感谢各位的信任和支持。


今天有部分粉丝希望能够继续按188元加入社区,因此小编临时制作了一个知识星球优惠券,优惠券金额为40元,仅供应5份,数量有限,先到先得(长按下方二维码即可抢优惠券)。今天通过优惠券加入社区,等于可以按照188元加入小编的知识星球。学生朋友们还是可以找导师报销门票哦!


亚博app下載_亚博电竞官网_亚博体育网址知识星球问答精选


小编知识星球简介(如果你渴望进步,期望高薪,喜欢交流,欢迎加入


在这里,目前已经规划并正着手做的事情:

  • ICC/ICC2 lab的编写

  • 基于ARM CPU的后端实现流程

  • 利用ICC中CCD(Concurrent Clock Data)实现高性能模块的设计实现

  • 基于ARM 四核CPU  亚博app下載后端Hierarchical Flow 实现教程

  • 时钟树结构分析

  • 低功耗设计实现

    定期将项目中碰到的问题以案例的形式做技术分享


  • 亚博app下載_亚博电竞官网_亚博体育网址知识星球星主为公众号”亚博app下載_亚博电竞官网_亚博体育网址”号主,从事亚博app下載ic后端设计实现工作近八年,拥有55nm,40nm,28nm,22nm,14nm等先进工艺节点成功流片经验,成功tapeout过三十多颗芯片


    这里是一个亚博app下載IC设计实现高度垂直细分领域的知识社群,是亚博app下載IC设计实现领域中最大,最高端的知识交流和分享的社区,这里聚集了无数亚博app下載ic前端设计,后端实现,模拟layout工程师们。


    在这里大家可以多建立连接,多交流,多拓展人脉圈,甚至可以组织线下活动。在这里你可以就亚博app下載ic后端设计实现领域的相关问题进行提问,也可以就职业发展规划问题进行咨询,也可以把困扰你的问题拿出来一起讨论交流。对于提问的问题尽量做到有问必答,如遇到不懂的,也会通过查阅资料或者请教专家来解答问题。在这里鼓励大家积极发表主题,提问,从而促进整个知识社群的良性循环。每个月小编会针对活跃用户进行打赏。 


    最重要的是在这里,能够借助这个知识社群,短期内实现年薪百万的梦想!不管你信不信,反正已经进来的朋友肯定是相信的!相遇是一种缘分,相识更是一种难能可贵的情分!如若有缘你我一定会相遇相识!知识星球二维码如下,可以扫描或者长按识别二维码进入。目前已经有378星球成员,感谢这378童鞋的支持!欢迎各位渴望进步,期望高薪的铁杆粉丝加入!终极目标是打造实现本知识星球全员年薪百万的宏伟目标


    亚博app下載_亚博电竞官网_亚博体育网址知识星球问答精选


    欢迎关注“亚博app下載_亚博电竞官网_亚博体育网址

    微信号:ic-backend2018

    亚博app下載_亚博电竞官网_亚博体育网址知识星球问答精选

     

    亚博app下載_亚博电竞官网_亚博体育网址知识星球问答精选

    点击下方“阅读全文”进入小编知识星球逛逛


    The post 亚博app下載_亚博电竞官网_亚博体育网址知识星球问答精选 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    http://www.52-ic.com/4432.html/feed 0
    吾爱IC社区 http://www.52-ic.com/4427.html http://www.52-ic.com/4427.html#respond Tue, 19 Nov 2019 14:32:28 +0000 http://www.52-ic.com/4427.html Clock Tree

    The post appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    Clock Tree

    The post appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    http://www.52-ic.com/4427.html/feed 0
    吾爱IC社区 http://www.52-ic.com/4423.html http://www.52-ic.com/4423.html#respond Tue, 19 Nov 2019 14:30:06 +0000 http://www.52-ic.com/4423.html CdnLive 公开论文可以下载了,需要注册帐号下载,老驴打算挑选一些优秀文章,以无良自媒体的身份转载发表,希 […]

    The post 优秀论文 | 低功耗时钟树的时钟结构分析与优化 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>

    CdnLive 公开论文可以下载了,需要注册帐号下载,老驴打算挑选一些优秀文章,以无良自媒体的身份转载发表,希望好东西被更多的人看到,共同研究探讨进步,下载网址是:

    www.cdnlive.com


    每年用户大会总能见到一些老面孔,总有一些十分坚持的人在自己的领域持续不断地进步跟输出,跟随着他们的步伐,总能瞥见新奇的东西。如果一直有关注CdnLive 亚博app下載实现部分,对今天要推送的这位大牛应该都有耳闻。在CdnLive 网站上可以找到他从16年开始,每年一篇的优秀论文,他一直在从事低功耗的研究,从亚博app下載实现低功耗,进一步深入挖掘时钟树的低功耗设计,他的研究除了工程价值也不乏学术价值,他就是NXP 的戈喆。牛逼闪闪的履历,是我崇拜的学长。

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    因为2016 年的文章,有”CONFIDENTIAL AND PROPRIETARY” 字样,即便充当无良媒体也不宜转载。今天转载2017年的文章,原文题目是《 Clock Structure Analysis and Optimization for Low Power Clock Tree 》。

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化

    优秀论文 | 低功耗时钟树的时钟结构分析与优化



    驴说IC

    The post 优秀论文 | 低功耗时钟树的时钟结构分析与优化 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    http://www.52-ic.com/4423.html/feed 0
    吾爱IC社区 http://www.52-ic.com/4419.html http://www.52-ic.com/4419.html#respond Tue, 19 Nov 2019 14:28:59 +0000 http://www.52-ic.com/4419.html Cadence发布Tempus电源完整性签核方案 ——面向时序感知电压降分析 要点: 业界首款将STA与电源分 […]

    The post Cadence发布Tempus电源完整性签核方案 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>


    Cadence发布Tempus电源完整性签核方案

    ——面向时序感知电压降分析


    要点:


  • 业界首款将STA与电源分析相结合的集成式电源完整性解决方案,可在7nm及更先进节点下实现更可靠、更全面的签核

  • 在不影响高阶节点低压设计签核质量的前提下,降低IR压降设计余量以优化功耗和面积

  • 利用专有无激励算法捕捉最坏情况下的功耗翻转情况,在不增加运行时间的前提下提高IR压降分析的可靠性

  • 帮助用户在流片前识别并自动修复故障根源


  • 中国上海,2019年11月15日——楷登电子(美国Cadence公司,NASDAQ:CDNS)发布Tempus电源完整性解决方案,业界首款全面的静态时序/信号完整性和电源完整性分析工具,帮助工程师在7nm及更小节点创建可靠设计。该解决方案集成了业界广泛使用的Cadence Tempus时序签核解决方案与Voltus IC电源完整性解决方案。使用这款新工具,客户可以在不牺牲签核质量的前提下大幅降低IR压降设计余量,优化功耗和面积。早期使用案例表明,Tempus电源完整性解决方案可以正确识别IR压降错误,在流片前预防出现硅片故障,并将硅片最大频率提高10%。


    如需了解Cadence Tempus 电源完整性解决方案的更多信,请访问 :

    www.cadence.com/go/TempusPIpr. 


    全新Tempus电源完整性解决方案结合了久经考验的Cadence Tempus时序签核解决方案和Voltus IC电源完整性解决方案签核引擎,帮助设计人员评估总体时序对IR压降的影响,减少工程量并加快设计收敛。该工具的其他主要优势包括:


    · 降低IR压降设计余量,优化功耗和面积:智能激励生成和IR压降时序影响的直接计算减少了对更大安全余量的需求,从而优化功耗和面积。


    · 全面的签核覆盖:自动创建激励以实现完全覆盖,同时搜索电压敏感路径上的潜在故障,从而提高签核IR压降分析的可靠性。


    · 用专有的无激励算法识别电压敏感路径:将灵敏度分析与通过机器学习(ML)技术开发的专有算法相结合,有效识别最有可能受到IR压降影响的关键路径。Tempus电源完整性解决方案可以高效提高IR压降分析覆盖范围,无需额外且耗时的外部激励输入。


    · 查找并修复潜在的IR压降故障:电压敏感高风险故障场景的预知性能够帮助设计人员在设计早期发现潜在问题并自动修复。


    “IR压降分析是一项关键的签核技术。对目前依靠高电阻低金属层运行的高速芯片而言,它的重要性与日俱增。”Arm物理设计事业部青年院士Marlin Frederick表示。“我们对Tempus电源完整性解决方案的评估表明,基于合理的计算量,Cadence的完整方案比传统的激励流程覆盖范围更大。


    “我们在深度集成RTL-to-GDS解决方案上不懈努力,让新功能的实现成为可能,帮助客户以业界前所未有的方式实现卓越设计,” Cadence公司副总裁,亚博app下載与签核事业部总经理Chin-Chi Teng博士表示。“Tempus电源完整性解决方案解决了依赖于IR压降的时序问题,反之亦然。此外,我们的组合签核引擎为客户提供了更加便捷高效的解决方案。


    Tempus电源完整性解决方案是Cadence亚博app下載实现与签核流程的组成部分,为客户提供设计收敛的快速路径和更强的可预测性。这款新工具支持公司的“智能系统设计”战略,助力实现高阶工艺节点片上系统(SoC)的卓越设计。



    关于Cadence



    Cadence 公司致力于推动电子系统和半导体公司设计创新的终端产品,以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务,覆盖从半导体芯片到电路板设计乃至整个系统,帮助他们能更快速向市场交付产品。Cadence 公司创新的“智能系统设计”(Intelligent System Design)战略,将帮助客户开发出更具差异化的产品,无论是在移动设备、消费电子、云计算、数据中心、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。了解更多,请访问公司网站 www.cadence.com。




    © 2019 Cadence Design Systems, Inc. 版权所有。在全球范围保留所有权利。Cadence、Cadence 徽标和 www.cadence.com/go/trademarks中列出的其他 Cadence 标志均为 Cadence Design Systems, Inc. 的商标或注册商标。Arm是Arm Limited(或其子公司)在美国和/或其他地方的注册商标。所有其他标识均为其各自所有者的资产。

    The post Cadence发布Tempus电源完整性签核方案 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    http://www.52-ic.com/4419.html/feed 0
    吾爱IC社区 http://www.52-ic.com/4415.html http://www.52-ic.com/4415.html#respond Tue, 19 Nov 2019 14:26:31 +0000 http://www.52-ic.com/4415.html 亚博app下載_亚博电竞官网_亚博体育网址上周推出了七月份的第一波福利活动。整个活动共有6人参与(公众号后台看到共20人转发文章,可能是个别 […]

    The post 亚博app下載IC设计实现hierarchical flow之物理验证篇 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>

    亚博app下載IC设计实现hierarchical flow之物理验证篇

    亚博app下載_亚博电竞官网_亚博体育网址上周推出了七月份的第一波福利活动。整个活动共有6人参与(公众号后台看到共20人转发文章,可能是个别有看完文章默默转发的习惯吧,感谢!),虽然活动参与度不高,但是前3名点赞数还是特别高。因此本次活动中奖率高达75%


    一等奖:Hongki (点赞数163,转发12个群)

    二等奖:darry (点赞数为44,转发10个群)

    三等奖:Sinx (点赞数为54,转发5个群)


    祝贺以上这三位朋友,都是本社区的铁杆粉丝了。请中奖的朋友将地址和联系方式,私信小编。小编会在当天将礼品卡(美容卡和水果茶券)快递到各位手上。


    没有中奖或者没有看到上次活动的朋友们,请继续关注公众号本月的第二波活动推送。听说将亚博app下載_亚博电竞官网_亚博体育网址公众号置顶后就不会错过任何精彩干货分享和福利奖品活动。


    最近小编在忙芯片tapeout,也没空去打印书籍送给大家。又恰逢上海南汇水蜜桃上市季节,第二波活动打算先送出4箱水蜜桃,每箱价值100元。活动细节过两天再推送(如果你是老铁,应该知道小编每年都会送水蜜桃的哦)。


    2019年亚博app下載IC后端校招笔试题目(附亚博app下載后端培训视频教程)

    史上最全的亚博app下載IC后端设计实现培训教程(整理版)


    好了,下面进入今天的主题分享。


    亚博app下載_亚博电竞官网_亚博体育网址之前分享了亚博app下載IC设计实现hierarchical flow的逻辑综合,后端布局布线,寄生参数提取和静态时序分析。今天继续分享最后一部分内容—-物理验证(Physical Verification)


    物理验证是芯片physical signoff必须做的一项工作,类似timing signoff阶段要用PrimeTime来进行时序收敛。目前业界公认采用Mentor Graphics公司出品的Calibre工具,它提供了高效的DRC,LVS和ERC的解决方案,同时支持层次化和Flatten模式的检查方式,大大提高了整个验证过程的效率。


    DRC检查


    DRC检查是指工具基于Foundary提供的rule file来检查当前design的GDS是否符合工艺生产需求,比如base layer的检查,metal之间的spacing检查,via之间的spacing check,via enclosure check和metal denstiy的检查等。


    如果发现DRC,工具会把对应的错误标出来,同时还会指出该地方违法了哪条rule。用户在使用calibre检查完DRC后,可以将DRC结果导入到PR工具中,高亮显示,分析产生此类DRC的根本原因,进而fix掉。


    如何用工具自动修复亚博app下載IC后端设计实现绕线后的Physical DRC?


    Hierarchical DRC


    通过前面两个hierarchical flow的内容分享,我们知道现在的design基本上都是走的Hierarchical Flow(Chip规模比较大,Signoff周期可以缩短)。


    仍然以之前分享的案例,Design A由子模块B,子模块C和Other Logic组成。当我们完成各个子模块和顶层的亚博app下載后端实现,我们需要将这些模块的GDS进行merge操作,合并成为一个Flatten A_merge.gds。最后再将这个merge好的GDS拿去跑DRC检查。


    亚博app下載IC设计实现hierarchical flow之物理验证篇


    由于DRC检查并不是只检查,修改一次就可以马上收敛掉的。因此如果对于一个design每次都要通过将各个子模块merge成一个GDS再去跑DRC,那么整个DRC检查的周期可能增加一倍甚至更多。所以,我们在DRC检查前中期阶段,一般不采用这种方式。


    那么,对于hierarchical设计实现的设计,我们应该如何大幅减少DRC检查周期呢?


    DRC检查流程


  • 各自模块的GDS Merge


  • 各自模块DRC Check & Fixing


  • 顶层A only的GDS merge (这里可以不merge下面的子模块)


  • 顶层A only DRC Check & Fixing



  • 采用这种方式的DRC检查应该特别关注以下几点


  • 模块拼接地方的PG (Metal的spacing & Base layer DRC )


  • 模块interface的天线效应



  • 教你轻松玩转天线效应(Process Antenna Effect)



    DRC Fixing的方法和手段


    亚博app下載_亚博电竞官网_亚博体育网址小编再次强调下,DRC Fixing千万不要去手工fix,这真的不应该是你们该干的活,它应属于tool的本职工作能自动化的东西尽量要自动实现。特别是在22nm及以下工艺节点,由于底层有几层metal是属于double pattern的layer,手工修DRC也变得不太现实,往往手工修DRC会越修越多。


  • 添加route guide(route blockage)


  • 调整cell的位置


  • 换VIA的类型或者VIA数量


  • 想彻底摆脱手工修复DRC的困境,可以前往小编知识星球上查阅。如果仍然有技术困惑,也可以在星球上提问。



    LVS检查


    LVS(Layout VS Schematic)检查主要是检查自动布局布线后的layout(Physical)是否Schematic(Logic)是一致的。很多初学者可能会觉得既然PR工具自己完成的布局布线,那么写出来的GDS理论上一定与逻辑功能是一致的。为何还要多此一举呢?


    的确从APR工具本身来说,它确实不会改变原来的逻辑功能,仅仅只会做一些优化,但是跑APR的command是人为指定的,而且整个PR过程没有你们想象中的那么美好,还是有很多的人工干预步骤。比如你在ICC中为了修short删了一些线,为了修DRC的spacing问题,可能会将某些线open掉了。而一旦存在net open,那显然就是physical和logic是不match的,LVS检查结果一定是incorrect的。


    亚博app下載IC设计实现hierarchical flow之物理验证篇


    不知道各位还记得小编之前分享过一个确保PR出去的GDS一定是LVS clean的方法吗?


  • Verify_pg_net (check_pg_connectivity)


  • Verify_lvs (check_lvs )


  • 以上两大法宝请各位理解清楚并在工作中熟练使用。



    Hierarchical LVS检查流程


  • PR工具吐GDS和Netlist


  • LVS数据准备阶段,PR完成自动布局布线后,需要通过写出设计的GDS和Netlist。写netlist需要特别留意,比如physical only cell是不需要写出来的。



  • 整理Hcell list


  • 一般情况下,为了LVS检查debug的便利性,我们强烈建议使用HCELL来进行LVS的比对。这个hcell list主要包含任何有device的cell,可以在PR工具中写个小脚本来获得。


  • Merge GDS


  • 这里的Merge GDS需要将子模块A和B都merge进去,合并成一个整体的GDS,而不像跑Hierarchical DRC时不需要merge下面的子模块。这点需要特别注意。


  • Create_text


  • 在比LVS之前,还需要给design的GDS打上标签text,主要是给power net groud net打上对应的net名字。对于做power domain的设计,有时候还需要给local的power net打text,视情况而定。打text这步既可以在PR工具中完成,也可以在calibre中完成。


  • V2LVS


  • PR吐出的netlist是gate level的netlist,而calibre LVS所需要的数据输入netlist必须是spice格式的,因此需要通过calibre工具提供的v2lvs进行转换。


    值得提出的是,在hierarchical设计中,模块接口处的信号可能会存在位宽顺序不一致,比如八位宽的信号,子模块可能是从0-7,而顶层调用可能是从1-7。碰到这种情况需要带上-l的选项,即转换spice netlist时读入子模块的netlist。


  • 抽取GDS


  • LVS检查本质是将两个netlist进行对比,因此需要对design的GDS进行netlist抽取,这步往往需要消耗大量的时间。为了提高工作效率,同一个GDS只需要抽取一次netlist即可,后续LVS的比对只需要拿抽取后的netlist即可。


  • Netlist对比


  • 将GDS抽取后的netlist与v2lvs转换后的spice netlist进行比对。对于hierarchical LVS比对中,还需要将子模块A和B设置bbox,这样工具在做LVS检查时,只检查子模块和顶层接口处,而不会trace到子模块内部中,大大节省了LVS的检查时间。


    无论DRC检查还是LVS检查,建议大家养成使用脚本的方式来check,而不是还停留在使用gui界面来操作。每次小编看到不少人用gui来操作,我都替他着急。能自动化实现的东西为何要每次通过鼠标去点呢?本文中所用到的create text,Merge GDS,DRC和LVS检查的详细脚本可以移步知识星球查阅。



    ERC检查


    ERC检查主要是检查版图的电性能,比如衬底是否正确连接电源或地,有无栅极悬空等。说的再直白点就是检查电路中是否存在input floating的现象。大家还记得小编之前在知识星球上分享的检查input floating的golden脚本吗?那个脚本是检查gate level的input floating,比如与非门的一个输入端悬空问题,通过这个脚本可以直接报告出来。而ERC检查则是device level的input floating检查,你们可以将它理解成GDS flatten level的input floating检查


    ERC的检查规则还是蛮复杂的,一般foundary提供的rule file比较通用,在实际项目中往往会报出很多假错,比如tie high和tie low cell上报ERC错误。因此为了更高效地debug ERC问题,需要按照自己的需求改rule file,然后再去RUN ERC,否则ERC假错太多,很难定位到真问题。



    小编知识星球简介(如果你渴望进步,期望高薪,喜欢交流,欢迎加入


    在这里,目前已经规划并正着手做的事情:

  • ICC/ICC2 lab的编写

  • 基于ARM CPU的后端实现流程

  • 利用ICC中CCD(Concurrent Clock Data)实现高性能模块的设计实现

  • 基于ARM 四核CPU  亚博app下載后端Hierarchical Flow 实现教程

  • 时钟树结构分析

  • 低功耗设计实现

    定期将项目中碰到的问题以案例的形式做技术分享


  • 亚博app下載_亚博电竞官网_亚博体育网址知识星球星主为公众号”亚博app下載_亚博电竞官网_亚博体育网址”号主,从事亚博app下載ic后端设计实现工作近八年,拥有55nm,40nm,28nm,22nm,14nm等先进工艺节点成功流片经验,成功tapeout过三十多颗芯片


    这里是一个亚博app下載IC设计实现高度垂直细分领域的知识社群,聚集了无数亚博app下載ic前端设计,后端实现,模拟layout 工程师们。 


    在这里大家可以多建立连接,多交流,多拓展人脉圈,甚至可以组织线下活动。在这里你可以就亚博app下載ic后端设计实现领域的相关问题进行提问,也可以就职业发展规划问题进行咨询,也可以把困扰你的问题拿出来一起讨论交流。对于提问的问题尽量做到有问必答,如遇到不懂的,也会通过查阅资料或者请教专家来解答问题。在这里鼓励大家积极发表主题,提问,从而促进整个知识社群的良性循环。每个月小编会针对活跃用户进行打赏。 


    最重要的是在这里,能够借助这个知识社群,短期内实现年薪百万的梦想!不管你信不信,反正已经进来的朋友肯定是相信的!相遇是一种缘分,相识更是一种难能可贵的情分!如若有缘你我一定会相遇相识!知识星球二维码如下,可以扫描或者长按识别二维码进入。目前已经有265位星球成员,感谢这265位童鞋的支持!欢迎各位渴望进步,期望高薪的铁杆粉丝加入!终极目标是打造实现本知识星球全员年薪百万的宏伟目标


    亚博app下載IC设计实现hierarchical flow之物理验证篇


    欢迎关注“亚博app下載_亚博电竞官网_亚博体育网址

    微信号:ic-backend2018

    亚博app下載IC设计实现hierarchical flow之物理验证篇



    The post 亚博app下載IC设计实现hierarchical flow之物理验证篇 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    http://www.52-ic.com/4415.html/feed 0
    吾爱IC社区 http://www.52-ic.com/4411.html http://www.52-ic.com/4411.html#respond Tue, 19 Nov 2019 14:26:06 +0000 http://www.52-ic.com/4411.html   上周亚博app下載_亚博电竞官网_亚博体育网址小编分享了亚博app下載IC设计实现Hierarchical flow中关于逻辑综合,布局 […]

    The post 亚博app下載IC 设计实现hierarchical flow系列(二) appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>

    亚博app下載IC 设计实现hierarchical flow系列(二)

     

    上周吾爱IC社区小编分享了亚博app下載IC设计实现Hierarchical flow中关于逻辑综合,布局布线阶段的相关内容。今天我们继续分享下半部分内容—–寄生参数提取(RC Extraction),静态时序分析(Static Timing Analysis)。限于篇幅,物理验证部分内容放在下期。

     

    2019年亚博app下載IC后端校招笔试题目(附亚博app下載后端培训视频教程)


    Dummy添加

     

    在芯片chip finish阶段需要插dummy,而插dummytiming会有所变化,因此在最后阶段的RC抽取时必须事先把designdummy插好。


    一般foundary都会提供插dummyutility,我们可以利用它在calibre中自动完成dummy insertion,从而满足foundary要求的polymetal density等要求。如果某些个别地方仍然有min或者max density的violation,需要找foundary进行确认,是否可以waived

     

    寄生参数提取

     

    业内比较公认的寄生参数提取工具是Synopsys家的Star-RC。如果你们公司不是特别牛逼,没有一套自己的signoff标准或者经验体系,请严格按照业界的标准来做。所以不要问能不能用calibre来提取RC,能不能在ICC中抽RCtiming等类似问题,甚至面试的时候跟面试官说你是在ICC中抽RCtiming的。因为这些问题都暴露了一个问题—–你做的亚博app下載后端很不专业。

     

    STAR-RC作为一个业界公认的RC抽取工具,必然要考虑到几大主流工具数据转换问题。因此RC抽取主要有两种常用方式,一种是Milkyway Flow,另外一种是LEF/DEF Flow

     

  • Milkyway flow

  •  

    RC抽取的Milkyway flow如下图所示。这种主要针对亚博app下載IC后端实现用的工具是ICC或者ICC2,RC抽取时只需告诉工具designmilkyway database即可,无需进行任何的转换。

     

    亚博app下載IC 设计实现hierarchical flow系列(二)

     

    对于hierarchical方式实现的design,还需要提供子模块的Fram ViewCELL View。对于层层嵌套的设计,特别需要注意Fram viewcell view的一致性问题,否则RC抽取可能不准确。在抽取RC时需要将子模块的模块名称填入skip cell中。

     

    Milkyway方式RC抽取的官方参考脚本如下:

     

    MILKYWAY_DATABASE:      /project/local/angela/design.mw

    BLOCK:design

    SKIP_CELLS: *

    NETS:*

    NETLIST_FILE:

     

    MAPPING_FILE: nxtgrd/layer.map

    OPERATING_TEMPERATURE:125

    TCAD_GRD_FILE: cln28hpm_1p08m+ut-alrdl_5x2z_cbest.nxtgrd


    MAGNIFY_DEVICE_PARAMS:NO

    MILKYWAY_ADDITIONAL_VIEWS: FILL (带dummy

    BUS_BIT: []

    HIERARCHICAL_SEPARATOR: /

    MILKYWAY_EXPAND_HIERARCHICAL_CELLS: NO

    EXTRACTION: RC

    COUPLE_TO_GROUND: NO

    COUPLING_MULTIPLIER: 1

    REDUCTION: LAYER

    METAL_FILL_POLYGON_HANDLING:FLOATING

    NETLIST_FORMAT:SPEF

    EXTRACT_VIA_CAPS:YES

    DENSITY_BASED_THICKNESS:YES

    NETLIST_COMPRESS_COMMAND:gzip -q -f

    NUM_CORES: 8

     

  • LEF/DEF flow

  •  

    LEF/DEF流程如下图所示。这种方式比较适用于PR是在cadence家工具innovus中做的,当然ICC/ICC2也可以写出def,走lefdef flow

     

    亚博app下載IC 设计实现hierarchical flow系列(二)


    LEF/DEF flow的参考脚本与milkyway flow大同小异,限于篇幅,参考脚本请移步小编知识星球查看下载。

     

    同样对于hierarchical实现的设计,RC抽取时也需要提供子模块的lefdef文件,并在skip cell中填入对应需要flatten的各个子模块的module名字。

     

    RC抽取的数据准备

     

    从前面介绍的RC抽取流程和参考flow中,可以知道整个RC抽取需要以下数据信息:

     

  • Milkyway Database/LEF DEF

  •  

  • Nxtgrd

  •  

  • Layer map

  •  

  • Skip cell

  •  

  • Temperature

  •  

    有了以上所讲述的Flow后,就可以轻松对deisgn进行RC Extraction了。但是我们应该如何确保工具抽的RC文件SPEF是否正确呢?很多新手都是为了抽RC而去抽RC,抽完也完全不知道准确与否。如果你抽完RC并不能保证抽取结果是否正确,那prime time中的timing还准确吗?因此小编总结下RC抽取应该要reviewchecklist,有了它从此不用担心RC抽取出现问题。


    RC抽取的checklist

     

  • nxtgrd和温度检查

  •  

  • Dummy

  •  

  • 是否存在shortopen

  •  

    关于short和open,这里简单提一下,因为实在是太重要了。如果你的design中存在short或者open,STAR-RC一定会报出来,一旦报出来基本上都是真的short或者open,所以请认真对待。


    如果你确定你的database中并没有short和open,而工具仍然报出来,那么问题可能会变得很严重。因为大概率是database和milkyway不一致导致的。在出现问题,排除问题时,请首先相信工具,排查自身问题,往往大部分问题都是人为粗心导致的。


    限于篇幅,关于checklist的细节可以前往知识星球上提问交流。


    静态时序分析STA

     

    在当今的工艺制程下,设计的规模都非常大,使用传统flatten方式来进行timing signof的方法已经慢慢不被大家所接受。一方面是整个timing signoff周期更长,另外一方面是对server提出了更高的挑战。


  • prime time input&outputs


  • 亚博app下載IC 设计实现hierarchical flow系列(二)


  • 静态时序分析Prime Time参考flow


  • 亚博app下載IC 设计实现hierarchical flow系列(二)


    亚博app下載IC 设计实现hierarchical flow系列(二)


    对采用hierarchical方式的设计来说,其timing signoff主要要用到子模块的ETM,ITM和netlist。

     

  • ETM(Extracted Timing Model)

  •  

    ETMs use abstraction to minimize the amount of data while attempting to preserve accuracy.


    ETMs replace respective blocks in hierarchical timing analysis, which significantly speed-up analysis and reduce the memory footprint for the full-chip analysis.

     

    亚博app下載IC 设计实现hierarchical flow系列(二)

     

  • ILM(Interface Logic Model)


  • The components within an ILM include a netlist, parasitic loading, constraints, and aggressor information pertinent to the preserved logic inside the ILM. ILMs are highly accurate and can also speed up analysis considerably, while reducing the memory footprint.

    亚博app下載IC 设计实现hierarchical flow系列(二)


    ETMILM的定义和模型上看,ILMETM更为准确,但是由于其大小较大,因此在hierarchical设计实现时更偏向于使用ETM模型。

     

  • SPEF

  •  

    通常情况,我们为了更准确地看接口处的时序,我们还需要各个子模块提供各自的寄生参数文件SPEF。这种方式其实你们也可以理解成flatten方式来进行timing signoff。由于这种方式还是各个子模块分别进行RC抽取,各自的工作仍然是并行的,我们仍然将这种timing signoff称之为hierarchical timing signoff

     

     STA的checklist


  • Library是否已经update到新版本


  • 这里所说的library是指标准单元,memory,IP等library的db文件。在timing signoff时,请务必检查所有用到的db是foundary或者vendor release的最新版本。


  • Timing Constraint是否完备


  • 因为工具的分析结果是基于特定的constraint文件,所以如果你提供的timing constraint不正确或者不完备,那么结果可能就不准确甚至是错误的。


    亚博app下載IC 设计实现hierarchical flow系列(二)


  • SI等参数变量是否正确设置

  • CRPR能补偿crosstalk吗?


  • RC参数反标是否正确


  • PT跑完后,要养成查看RC反标情况的习惯。我们可以通过report_annotated_parasitics来查看,结果如下图所示。请问下图的report中是否所有net都反标上了?


    亚博app下載IC 设计实现hierarchical flow系列(二)


  • Timing Signoff标准是否符合要求


  • 对于hierarchical方式实现的设计,对于接口处的时序约束是否正确。比如我们抽子模块ETM时,已经含有ocv所带进的derate值,如果在顶层分析时序时又对接口处再额外加derate值,则会出现过度悲观的情况。


    对于hierarchical方式实现的设计,可能各个子模块实现所用的library不一样,比如B模块是用12Track做的,而top是用9Track来做实现的,那么接口处的derate值应该如何设置呢?design的clock uncertainty应该如何设置呢?


    以上为今天分享的内容,关于亚博app下載IC hierarchical设计实现Flow中物理验证(DRC和LVS的详细内容)过程的内容分享,敬请关注下期内容。


    小编知识星球简介(如果你渴望进步,期望高薪,喜欢交流,欢迎加入


    在这里,目前已经规划并正着手做的事情:

  • ICC/ICC2 lab的编写

  • 基于ARM CPU的后端实现流程

  • 利用ICC中CCD(Concurrent Clock Data)实现高性能模块的设计实现

  • 基于ARM 四核CPU  亚博app下載后端Hierarchical Flow 实现教程

  • 时钟树结构分析

  • 低功耗设计实现

    定期将项目中碰到的问题以案例的形式做技术分享


  • 亚博app下載_亚博电竞官网_亚博体育网址知识星球星主为公众号”亚博app下載_亚博电竞官网_亚博体育网址”号主,从事亚博app下載ic后端设计实现工作近八年,拥有55nm,40nm,28nm,22nm,14nm等先进工艺节点成功流片经验,成功tapeout过三十多颗芯片。


    这里是一个亚博app下載IC设计实现高度垂直细分领域的知识社群,聚集了无数亚博app下載ic前端设计,后端实现,模拟layout 工程师们。 


    在这里大家可以多建立连接,多交流,多拓展人脉圈,甚至可以组织线下活动。 在这里你可以就亚博app下載ic后端设计实现领域的相关问题进行提问,也可以就职业发展规划问题进行咨询,也可以把困扰你的问题拿出来一起讨论交流。对于提问的问题尽量做到有问必答,如遇到不懂的,也会通过查阅资料或者请教专家来解答问题。在这里鼓励大家积极发表主题,提问,从而促进整个知识社群的良性循环。每个月小编会针对活跃用户进行打赏。 


    最重要的是在这里,能够借助这个知识社群,短期内实现年薪百万的梦想!不管你信不信,反正已经进来的朋友肯定是相信的!相遇是一种缘分,相识更是一种难能可贵的情分!如若有缘你我一定会相遇相识!知识星球二维码如下,可以扫描或者长按识别二维码进入。目前已经有220位星球成员,感谢这220位童鞋的支持!欢迎各位渴望进步,期望高薪的铁杆粉丝加入!终极目标是打造实现本知识星球全员年薪百万的宏伟目标


    亚博app下載IC 设计实现hierarchical flow系列(二)


    The post 亚博app下載IC 设计实现hierarchical flow系列(二) appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    http://www.52-ic.com/4411.html/feed 0
    吾爱IC社区 http://www.52-ic.com/4407.html http://www.52-ic.com/4407.html#respond Tue, 19 Nov 2019 14:25:38 +0000 http://www.52-ic.com/4407.html 最近这段时间小编又比较忙起来了,今天抽空来咖啡厅码字来了,刚到时脑子一片空白,不知道要分享些什么(项目结束后将 […]

    The post 亚博app下載IC设计实现之hierarchical flow系列(一) appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>

    亚博app下載IC设计实现之hierarchical flow系列(一)


    最近这段时间小编又比较忙起来了,今天抽空来咖啡厅码字来了,刚到时脑子一片空白,不知道要分享些什么(项目结束后将会在知识星球上分享亚博app下載IC设计实现Tapeout前要review的那些checklist)。突然间想起来有个星友希望小编分享些亚博app下載IC设计实现hierarchical flow的相关内容。考虑到现在大都采用这种方式来做design和实现,那就选这个topic了。限于篇幅和时间限制,今天只分享逻辑综合部分和布局布线部分,下期会继续分享寄生参数提取,静态时序分析和物理验证等过程。


    2019年亚博app下載IC后端校招笔试题目(附亚博app下載后端培训视频教程)



    Flatten Or Hierarchy


    随着工艺制程的不断升级,芯片的规模越来越大。以小编最近流片的GF22 FDSOI工艺的一颗芯片为例,整个芯片instance数量高达9000万,其中GPU模块的instance就高达1800万。对于这样的design,如果采用Flatten方式来设计实现,只需对设计进行一遍逻辑综合,产生一个gate level netlist,然后进行后续的Synthesis, place&route,静态时序分析等工作。但是对于这种规模的design,你敢用flatten方式进行设计实现吗?先不要说整芯片了,就整个GPU System都不可能用Flatten方式来设计实现。


    如果你不相信,请大胆去试试跑一个这样规模deisgn的综合或者place。如果你能跑出placement的结果,小编只能对你竖起大拇指,为你点赞,大写的赞!


    因此,针对这种规模比较庞大的设计,我们需要将这样的design A进行切分,切分为Design1,Design2,…,Design N。然后采用Hierarchy方式对design进行N次逻辑综合,布局布线,寄生参数提取,静态时序分析,物理验证等工作。


    Why hierarchy?


  • 设计规模


  • 上面讲述过了,如果设计规模太大,如果用flatten方式来做设计实现,基本上是跑不出来的。


  • Timing Signoff


  • 进行flatten timing signoff时,Prime time本身的runtime会非常慢,而且极度消耗内存,特别是当芯片时钟结构比较复杂,对时序要求比较高的时候,经常会出现Prime Time跑不出结果的情况。


    如果采用hierarchy方式,各个阶段的工作都是并行做的,一方面大大节省了run time,加速timing signoff进程。另外一方面各个子模块可以单独timing signoff,特别是当某个模块对时序要求比较高,但是模块大小又不大时,此时该模块一天可能可以进行两三轮hold fixing,而别的模块可能一天只能做一轮hold fixing。这样切分出来后可以有更多的时间对模块timing进行细调优化。


    亚博app下載IC设计实现之hold violation修复大全

    听说Latch可以高效修hold违例(Timing borrowing及其应用)


  • 应用需求


  • 在某个时刻,设计可能需要对芯片中的某部分逻辑进行power down操作,如果此时采用flatten方式进行设计实现,势必需要额外编写upf,需要对powerplan进行重新规划,powerplan需要对整芯片划分为两个区域。这样就给亚博app下載IC后端工程师添加额外的工作量。


    亚博app下載IC后端设计实现floorplan及powerplan规划


    此时如果对设计进行切分,将需要power domain的逻辑单独切出来,做成一个power domain。那么整个亚博app下載IC设计实现flow就非常流畅,省心省事。


    这些低功耗设计实现经验,你真的懂了吗?


    如果在亚博app下載IC后端实现阶段发现某个模块,含有特别多的高pin density cell,导致绕线非常困难。此时也可以同前端工程师进行沟通协商,是否可以将该模块单独切出。但是切分时需要考虑接口处的timing。


    如何用工具自动修复亚博app下載IC后端设计实现绕线后的Physical DRC?


    Hierarchy方式实现IC Flow


    亚博app下載IC Hierarchical方式设计实现流程大致如下图所示,整个过程涉及前端设计集成,逻辑综合,布局布线,寄生参数提取,静态时序分析,物理验证等环节。限于篇幅今天先分享一部分内容。


    亚博app下載IC设计实现之hierarchical flow系列(一)


  • 逻辑综合


  • 逻辑综合阶段的流程如下图所示,其中上半部分为flatten综合方式,下半部分为hierarchical综合方式(DC综合)。如果是采用DCT综合,则还需要提供模块B和模块C的ETM model,Fram View以及工艺的tluplus文件。关于如何产生子模块B,C的ETM和Fram View,以及对应的生成脚本,请移步小编知识星球查看。


    教你轻松调DCT和ICC之间Timing与Congestion的一致性


    亚博app下載IC设计实现之hierarchical flow系列(一)


  • P&R布局布线


  • 布局布线的hierarchy实现流程如下图所示。需要分别对子模块B和C进行布局布线,然后生成对应的post layout的etm,最后load进B和C的ETM和FRAM,进行顶层TOP的布局布线。其中使用ICC2 flow需要用到NDM(New Data Model)。产生NDM时需要用到DB和LEF文件。关于LEF写出方法,NDM制作方法和脚本,之前已经在知识星球分享过,需要的朋友可以前往下载查看。


    需要特别注意的是,在这种hierarchy实现方式中制作Fram View时,千万别漏提取database中的antenna和绕线信息,否则ICC或者ICC2在route阶段可能无法看到内部绕线情况,从而容易出现接口处的天线效应(antenna effect)。


    教你轻松玩转天线效应(Process Antenna Effect)


    亚博app下載IC设计实现之hierarchical flow系列(一)


    Hierarchical design flow的优点


  • 亚博app下載后端P&R(Place&Route)实现时能够有效控制好每个子模块的实现过程,因为run time可以大量减少,而且不同子模块可以并行实现

  • 将设计中新添加的模块单独切出来,预防因为新设计模块存在bug而导致大规模block重做,大大降低项目风险

  • 解决绕线问题(为什么?大家好好思考,涉及logical hierarchical和physical hierarchical的概念

  • 寄生参数抽取(RC Extraction)时间大量减少

  • 加速Timing Signoff进程


  • Hierarchical design flow的缺点


  • Interface timing buget


    P&R实现时,需要考虑IO接口的timing(预留timing buget),防止因接口相关的逻辑没有进行充分的优化而导致的timing violations。至于预留多少timing margin,留给大家思考。这个技能是亚博app下載后端工程师最基本的技能之一。各大公司的面试经常也会问到这个问题。


    亚博app下載IC设计实现之hierarchical flow系列(一)


  • RC准确性


    第一,dummy的插法往往是flatten 抽取出来的。如果是hierarchical 的rc extraction,模块接口处的RC 是否可信


    第二,相邻子模块边界处的RC是否准确


    亚博app下載IC设计实现之hierarchical flow系列(一)


  • Timing的准确性


    比如一个chip中,有的模块频率要求比较低,我们想用7Track的libray来实现。而对频率要求比较高的模块,我们则可以用9Track甚至12Track来实现。


    那么问题来了,如果有一条path,startpoint是7Track中的,而endpoint是9Track中的。你们觉得应该如何处理呢?


    如果top level的clock tree上存在crosstalk(等效于之前介绍过的common clock tree上存在crosstalk,分析对setup,hold的影响),子模块timing的准确性是否可信?


  • 以上为今天分享的内容,关于亚博app下載IC hierarchical设计实现Flow中寄生参数提取(RC Extraction),静态时序分析和物理验证过程的内容分享,敬请关注下期内容。


    小编知识星球简介(如果你渴望进步,期望高薪,喜欢交流,欢迎加入


    在这里,目前已经规划并正着手做的事情:

  • ICC/ICC2 lab的编写

  • 基于ARM CPU的后端实现流程

  • 利用ICC中CCD(Concurrent Clock Data)实现高性能模块的设计实现

  • 基于ARM 四核CPU  亚博app下載后端Hierarchical Flow 实现教程

  • 时钟树结构分析

  • 低功耗设计实现

    定期将项目中碰到的问题以案例的形式做技术分享


  • 在这里,各位可以就公众号推文的内容或者实际项目中遇到的难题提问,小编会在24小时内给予解答(也可以发表你对亚博app下載后端设计实现中某个知识点的看法,项目中遇到的难点,困惑或者职业发展规划等)。


    反正它是一个缩减版的论坛,增强了大家的互动性。更为重要的是,微信有知识星球的小程序入口。星球二维码如下,可以扫描或者长按识别二维码进入。目前已经有213星球成员,感谢这213童鞋的支持!欢迎各位渴望进步,期望高薪的铁杆粉丝加入!终极目标是打造实现本知识星球全员年薪百万的宏伟目标


    亚博app下載IC设计实现之hierarchical flow系列(一)

    亚博app下載IC设计实现之hierarchical flow系列(一)

    点击下方“阅读全文”了解更多


    The post 亚博app下載IC设计实现之hierarchical flow系列(一) appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    http://www.52-ic.com/4407.html/feed 0
    吾爱IC社区 http://www.52-ic.com/4403.html http://www.52-ic.com/4403.html#respond Mon, 18 Nov 2019 13:39:04 +0000 http://www.52-ic.com/4403.html 点击上方蓝字可以订阅哦 最近在小编知识星球上有不少星友问到工艺Metal Stack的相关问题。今天小编将从最 […]

    The post 如何从Process维度评估芯片面积 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    点击上方蓝字可以订阅哦


    最近在小编知识星球上有不少星友问到工艺Metal Stack的相关问题。今天小编将从最基础的Metal Stack概念出发,详细解析在芯片规划前期如何去选择最佳的Metal Stack。由于Metal Stack的选取影响到芯片的面积,因此小编又从process这个维度,进一步阐述了影响芯片面积的几大因素。



    Metal Stack介绍

     


     Mx: First Inter-Layer Metal, 这类metal的最小宽度和最小间距均为0.07um

     

     My: Second Inter-Layer Metal, 这类metal的最小宽度和最小间距均为0.14um

     

     Three kinds of top-layter metal:

     

     Mz(TM) : Top Metal pitch is 0.8um (W/S最小值均为0.4um)

     My(2XTM): TOP Metal pitchMx pitch的两倍(W/S均为0.14um

     Mr: Top Metal pitchMx pitch的五倍(W/S均为0.5um)

     

    下面所示的metal stack1P10M_5x2y2z。即共有10Metal,其中6层为一倍最小宽度(含Metal1),4层为top metal。关于metal stack的介绍一般都在foundary提供的design manual中有详细的介绍。对于久经沙场的广大工程师来说,看到这个metal stack,一眼应该就能看出这个是TSMC的工艺。


    如何从Process维度评估芯片面积


    值得注意的是还有一层AL层是不包含在10M中的,这层是专门用来做RDL走线的。对于不同的封装方式,这层的厚度要求是不一样的。一般情况wire bond的封装形式,AL层要选用薄点的(flip chip则相反)。至于原因请各位自行思考。

     

     那么比如Global Foundary6U1x_1T8x_LB这个metal stack,它是共有几层metal,以及有哪些宽窄metal呢?哪些层是可以用来绕线呢?


    如何从Process维度评估芯片面积

     

    如何选metal stack

     

    当老板给你一个项目(指定工艺节点),让你来当PM,你肯定需要去评估当前项目要用哪个metal stack。这个过程绝对不是拍脑袋的过程,而是协同评估亚博app下載后端实现,封装设计的一个过程。因为metal stack的选取直接影响芯片成本,芯片的IR drop,亚博app下載后端实现难易程度。

     

    不知道大家平时看ARM发布的GPUCPU的Benchmark时,都选用特别多的metal layer。为什么呢?原因很简单,那就是实现会简单很多,而且他们做的东西往往都不是要拿去量产的。

     

    试想下同样的design,同样的面积,一个可用的metal layer层数为10层,另外一个可用的metal layer层数为8层,他们的实现难度会一样吗?因此,当我们听到别人说这个模块很好做,利用率可以做到很高,比如85%等等信息,其实是不能得出任何有用的信息(需要横向对比,需要在同一个维度对比,不能降维度做比较)。

     

  • Powerplan

  •  

    主要原则为最高两层用来做power mesh,这样IR drop会好点。这是因为高层metal的厚度比较厚,电阻较小。经常我们发现某条pathtiming不够好,可以利用上高层金属小电阻的特性来做基于layer optimizationtiming优化。

     

     

  • Signal route

  •  

    最高两层被用来做power net后,能用于作为signal route的资源已经不多了。因此,需要考虑底层metal的绕线资源是否能够满足设计所要用的绕线资源。对于初次接触的新工艺或者新设计,需要去实践评估出一个合理的底层metal layer层数。

     

    思考题:如果将最高层的metal(非RDL)用来走信号线,会有什么影响?容易出现哪些问题?

     

     

    7Track or 9Track

     

    不同Trackcell,它们的高度是不一样的。以28nm为例,7Track9Trackcell高度分别为0.7um0.9um。因此,相同数量cell的设计,7Track的面积会更小。所以在亚博app下載IC后端设计实现阶段,优先考虑小tracklibrary。但是7Trackcell速度比如9Track慢。

     

     

    不同阈值电压库


    我们知道使用低阈电压的library,其cell delay要比高阈值电压cell要快,leakage更大。当我们的设计需要跑比较高频率时,我们可能需要低阈值电压的cell,来进行时序的优化。如果设计的频率比较低,我们可能只需要用高阈值电压的cell即可。


    在实际项目中,我们经常会碰到这样的一种情况。以C40LVT和C40HVT为例,同样的一个设计,同样的面积,如果综合和实现阶段分别用C40LVT和C40HVT来做,前者实现后的利用率会比后者的利用率低若干个点。之所以出现这个现象,主要是因为HVT的速度比较慢,工具为了优化timing牺牲了一定的面积。当然如果设计的频率特别低,可能两者差别就很小,甚至无差别。


    因此,在评估面积时,需要选用恰当合适的阈值电压库来做PPA的优化。

     


    Timing Signoff 条件(setup,hold time等)

     

     对于特定的工艺,foundary往往都会提供一份Timing Signoff的文档。这份文档里会详细阐述timing signoff相关的参数值设置,比如derate的设置(cell delay,net delay等),clock uncertainty值(setup和hold分别提供)以及max transition的约束等等。


    对于成熟工艺,foundary已经通过大规模的silicon验证,往往提供的值会比较靠谱点。对于不太成熟的工艺,foundary往往会给自己多留margin,这里所说的margin是指process方面的margin。比如他们为了保证良率,可能K库的时候是卡5个标准差,但这势必会给亚博app下載IC实现带来额外的负担,比如hold uncertainty多留10ps。


    因此,对于大厂来说,他们往往不太会直接用foundary提供的建议值。一方面是避免出现over design,另外一方面是怕foundary预留的margin不够导致产品低良率。毕竟人与人,公司与公司之间的信任关系是需要时间来慢慢建立的。就像此时在屏幕上看小编公众号文章的你,你之所以一直会看我写的文章,那是因为你还是信任我的,对不?



    知识星球相关(写给还是学生的老铁们!非常重要!


    经常有不少学生私信觉得星球门票太贵,当然大部分知识星球会员都觉得太便宜了(小编也一直觉得很便宜,各自角度和经济情况不一样)。最近不经意间发现很多学生都是向自己导师申请经费,加入小编知识星球的。对于这个事情一开始是很惊讶还能有这神操作,可事实上很多星友的确是这么做的,他们的导师也表示认可和赞同。


    所以,如果你还是在校学生,觉得200块钱负担不起,又想加入小编知识星球的话,那么不妨向你们导师提出申请,报销这点门票费。



    重要通知


    本周知识星球门票,开放邀请制渠道(私信小编微信 ic-backend2018),只需要转账188元门票费即可进入。下周起星球门票将正式关闭邀请通道,同时将星球门票从现在的208元调整为228元/年。



    小编知识星球简介(如果你渴望进步,期望高薪,喜欢交流,欢迎加入


    在这里,目前已经规划并正着手做的事情:

  • ICC/ICC2 lab的编写

  • 基于ARM CPU的后端实现流程

  • 利用ICC中CCD(Concurrent Clock Data)实现高性能模块的设计实现

  • 基于ARM 四核CPU  亚博app下載后端Hierarchical Flow 实现教程

  • 时钟树结构分析

  • 低功耗设计实现

    定期将项目中碰到的问题以案例的形式做技术分享


  • 亚博app下載_亚博电竞官网_亚博体育网址知识星球星主为公众号”亚博app下載_亚博电竞官网_亚博体育网址”号主,从事亚博app下載ic后端设计实现工作近八年,拥有55nm,40nm,28nm,22nm,14nm等先进工艺节点成功流片经验,成功tapeout过三十多颗芯片


    这里是一个亚博app下載IC设计实现高度垂直细分领域的知识社群,是亚博app下載IC设计实现领域中最大,最高端的知识交流和分享的社区,这里聚集了无数亚博app下載ic前端设计,后端实现,模拟layout工程师们。


    在这里大家可以多建立连接,多交流,多拓展人脉圈,甚至可以组织线下活动。在这里你可以就亚博app下載ic后端设计实现领域的相关问题进行提问,也可以就职业发展规划问题进行咨询,也可以把困扰你的问题拿出来一起讨论交流。对于提问的问题尽量做到有问必答,如遇到不懂的,也会通过查阅资料或者请教专家来解答问题。在这里鼓励大家积极发表主题,提问,从而促进整个知识社群的良性循环。每个月小编会针对活跃用户进行打赏。 


    最重要的是在这里,能够借助这个知识社群,短期内实现年薪百万的梦想!不管你信不信,反正已经进来的朋友肯定是相信的!相遇是一种缘分,相识更是一种难能可贵的情分!如若有缘你我一定会相遇相识!知识星球二维码如下,可以扫描或者长按识别二维码进入。目前已经有367星球成员,感谢这367童鞋的支持!欢迎各位渴望进步,期望高薪的铁杆粉丝加入!终极目标是打造实现本知识星球全员年薪百万的宏伟目标


    如何从Process维度评估芯片面积


    欢迎关注“亚博app下載_亚博电竞官网_亚博体育网址

    微信号:ic-backend2018

    如何从Process维度评估芯片面积

     

    如何从Process维度评估芯片面积

    点击下方“阅读全文”进入小编知识星球逛逛


    The post 如何从Process维度评估芯片面积 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    http://www.52-ic.com/4403.html/feed 0
    吾爱IC社区 http://www.52-ic.com/4399.html http://www.52-ic.com/4399.html#respond Fri, 15 Nov 2019 05:23:14 +0000 http://www.52-ic.com/?p=4399 福州瑞芯微电子股份有限公司(公司简称:瑞芯微)是一家主营大规模集成电路及应用方案的设计、开发和销售业务的企业。 […]

    The post 福州瑞芯微电子股份有限公司IPO正式通过 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    福州瑞芯微电子股份有限公司(公司简称:瑞芯微)是一家主营大规模集成电路及应用方案的设计、开发和销售业务的企业。作为国家级高新技术企业,瑞芯微的主要产品包括智能应用处理器芯片、电源管理芯片及其他芯片。公司曾于2017年7月冲击创业板,但被否决,如今瑞芯微转战沪市主板,2019年11月15日再度上会接受审核,截止发稿前已经有确切消息,福州瑞芯微正式通过IPO审查。

    从经营业绩来看,从2016年到2018年的三年报告期内,瑞芯微的营业收入分别为12.98亿元、12.51亿元和12.71亿元,业绩增长乏力;归属净利润分别为8983.07万元、1.06亿元和1.92亿元,年化复合增长率达到46.26%。

    福州瑞芯微电子股份有限公司IPO正式通过

    (图片来源于网络)

    在营业收入增速不佳的情况下,瑞芯微的归属净利润却能实现高速增长,这主要归功于其持续显著上涨的综合毛利率,不过,与同行业可比上市公司相比,瑞芯微的综合毛利率的变动趋势比较异常。

    此外,瑞芯微与竞争对手英特尔关系紧密,对两家供应商或存明显依赖。2018年期末,瑞芯微持有超过10亿元的银行存款,却需要通过上市募资4.88亿建设新项目,瑞芯微“不差钱”却执着于上市的动机值得思考。

    毛利率节节攀高,与可比公司平均水平存明显差异

    据瑞芯微报送的最近两版招股书披露,2015年-2018年,瑞芯微的营业收入分别为10.16亿元、12.98亿元、12.51亿元和12.71亿元,2017年业绩出现下滑,而2018年仍未恢复至先前水平。

    在此前提下,瑞芯微的净利润却出现了快速增长。2015年-2018年,公司归属净利润分别为2528.74万元、8983.07万元、1.06亿元和1.92亿元,三年内增长了近7倍。这一情况离不开综合毛利率的贡献,2015年-2018年,瑞芯微的综合毛利率分别为34.64%、39.36%、40.63%和46.15%,持续显著上涨。

    然而,同行业可比上市公司的毛利率却没有呈现这一态势。以全志科技(300458.SZ)、中颖电子(300327.SZ)、北京君正(300223.SZ)、圣邦股份(300661.SZ)、富满电子(300671.SZ)和晶晨股份(688099.SH)为同行业可比上市公司进行分析,2016年-2018年,同行业可比上市公司的综合毛利率平均水平分别为38.62%、37.74%和37.90%,总体比较稳定,与瑞芯微大幅上涨的综合毛利率截然不同。

    由于晶晨股份未提供2015年财务数据,我们仅通过计算前五家可比公司平均值来进一步分析。2015年和2016年,前五家同行业可比上市公司的平均综合毛利率分别为41.06%和40.04%,在2016年同比减少1.01个百分点。而瑞芯微的综合毛利率却在2016年同比增加4.72个百分点,与行业趋势相悖。

    得益于持续上涨的毛利率,2018年,瑞芯微的综合毛利率比可比上市公司平均值高出8.25个百分点。而在2015年时,瑞芯微的综合毛利率仍比前五家可比上市公司的平均水平低6.41个百分点。

    代销竞争对手产品,或严重依赖供应商

    据第十七届发审委2017年第59次会议审核结果公告显示,上次上会时,发审委就瑞芯微与英特尔的关系提出疑问。当时,英特尔既是瑞芯微的主要供应商,又是其技术服务的主要客户,并且,2014年,英特尔向瑞芯微支付的服务费用超出其当期净利润。

    在当前报告期内,瑞芯微仍与英特尔存在紧密合作。招股书称,瑞芯微接受英特尔委托,为其提供技术开发服务并收取技术服务费,开发项目包括SoFIA 3GR芯片和SoFIA 3GR物联网芯片,英特尔负责芯片产品的后续生产制造。而瑞芯微向英特尔采购SoFIA 3GR相关芯片,并利用自身渠道销售。同时,招股书将英特尔列为公司在工业控制领域的主要竞争对手。

    2016年,瑞芯微的技术开发服务收入为1759.99万元,全部来自英特尔。同时,瑞芯微向英特尔采购1.44亿元的芯片成品,这也使得英特尔成为瑞芯微当期的第三大供应商。

    2016年-2018年,瑞芯微通过向英特尔采购芯片并销售而获得的销售收入分别为1.89亿元、4095.61万元和116.92万元,该业务的毛利率分别为22.23%、17.76%和6.31%,远低于瑞芯微的主营业务毛利率。

    除了与竞争对手英特尔关系紧密以外,瑞芯微还对供应商存在明显依赖。2016年-2018年,瑞芯微的第一大供应商均为美国格罗方德公司,瑞芯微向其采购晶圆代工业务,采购金额分别为3.16亿元、2.93亿元和4.08亿元,采购占比分别为35.27%、37.50%和58.60%,占比持续增加,且在2018年明显超过50%。如果将范围进一步缩小至晶圆代工业务采购中,瑞芯微对格罗方德的采购额占各期晶圆代工采购金额的比例将分别为57.40%、54.78%和79.28%,或构成严重依赖。

    在测试封装方面,台商矽品精密工业股份有限公司(以下简称“矽品精密”)则是瑞芯微最重要的供应商。2016年-2018年,瑞芯微对矽品精密的采购额分别为1.27亿元、1.31亿元和1.31亿元,占封装测试采购总额的比例分别为72.55%、81.15%和75.76%。

    由于瑞芯微采用Fabless经营模式,晶圆生产、芯片封装测试等环节均以委外方式完成,目前这两个重要环节严重依赖供应商,一旦遭遇断供,瑞芯微的正常经营活动或将受到严重影响。

    银行存款逾10亿,却要上市募资近5亿

    2017年7月,瑞芯微由国信证券进行保荐冲击创业板被否,11月,瑞芯微再度向证监会福建监管局报送辅导备案登记材料,此时的保荐机构已更换为兴业证券。2018年11月12日,瑞芯微的IPO事项被证监会受理。

    瑞芯微拟募资4.88亿元用于4个募投项目,包括研发中心建设项目、新一代高分辨率影像视频处理技术的研发及相关应用处理器芯片的升级项目、面向语音或视觉处理的人工智能系列SoC芯片的研发和产业化项目、PMU电源管理新品升级项目。

    据招股书披露,2018年期末,瑞芯微的货币资金余额高达10.37亿元,其中有10.35亿元为使用不受限制的银行存款,为本次募资金额的2倍有余。

    而根据瑞芯微在2018年11月报送的招股书显示,当时这四个募投项目均已获得备案核准。在这一年中,手握10亿存款的瑞芯微却没有提前开始建设募投项目,募投项目的必要性值得推敲,瑞芯微“不差钱”却执着于上市的动机值得思考。

    此外,2019年4月,三星官网发布消息称,三星电子已经成功完成5nm FinFET芯片的工艺技术开发。而在2018年,三星宣布7nm EUV芯片进入量产。目前,国内外领先的集成电路设计企业已将其设计水平推进到了14/16nm、10nm、7nm等先进制程,而瑞芯微的芯片产品仍处于28nm制程下的量产,14/16nm以及更高制程芯片产品仍在开发阶段。招股书称,瑞芯微“设计工艺处于行业较高水平”,这一点或许有待商榷。

    The post 福州瑞芯微电子股份有限公司IPO正式通过 appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    http://www.52-ic.com/4399.html/feed 0
    吾爱IC社区 http://www.52-ic.com/4394.html http://www.52-ic.com/4394.html#respond Thu, 07 Nov 2019 15:37:58 +0000 http://www.52-ic.com/4394.html SOC设计实现之clock design

    The post appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    SOC设计实现之clock design

    The post appeared first on 亚博app下載_亚博电竞官网_亚博体育网址.

    ]]>
    http://www.52-ic.com/4394.html/feed 0