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手把手教你做时钟树综合–时钟树综合专家必备!

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challange in fixing setup and hold violation, setup&hold conflict solution

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史上最全的亚博app下載IC后端培训视频教程(加精)
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最近这段时间小编又比较忙起来了,今天抽空来咖啡厅码字来了,刚到时脑子一片空白,不知道要分享些什么(项目结束后将会在知识星球上分享亚博app下載IC设计实现Tapeout前要review的那些checklist)。突然间想起来有个星友希望小编分享些亚博app下載IC设计实现hierarchical flow的相关内容。考虑到现在大都采用这种方式来做design和实现,那就选这个topic了。限于篇幅和时间限制,今天只分享逻辑综合部分和布局布线部分,下期会继续分享寄生参数提取,静态时序分析和物理验证等过程。

2019年亚博app下載IC后端校招笔试题目(附亚博app下載后端培训视频教程)

Flatten Or Hierarchy

随着工艺制程的不断升级,芯片的规模越来越大。以小编最近流片的GF22 FDSOI工艺的一颗芯片为例,整个芯片instance数量高达9000万,其中GPU模块的instance就高达1800万。对于这样的design,如果采用Flatten方式来设计实现,只需对设计进行一遍逻辑综合,产生一个gate level netlist,然后进行后续的Synthesis, place&route,静态时序分析等工作。但是对于这种规模的design,你敢用flatten方式进行设计实现吗?先不要说整芯片了,就整个GPU System都不可能用Flatten方式来设计实现。

如果你不相信,请大胆去试试跑一个这样规模deisgn的综合或者place。如果你能跑出placement的结果,小编只能对你竖起大拇指,为你点赞,大写的赞!

因此,针对这种规模比较庞大的设计,我们需要将这样的design A进行切分,切分为Design1,Design2,…,Design N。然后采用Hierarchy方式对design进行N次逻辑综合,布局布线,寄生参数提取,静态时序分析,物理验证等工作。

Why hierarchy?

  • 设计规模
  • 上面讲述过了,如果设计规模太大,如果用flatten方式来做设计实现,基本上是跑不出来的。

  • Timing Signoff
  • 进行flatten timing signoff时,Prime time本身的runtime会非常慢,而且极度消耗内存,特别是当芯片时钟结构比较复杂,对时序要求比较高的时候,经常会出现Prime Time跑不出结果的情况。

    如果采用hierarchy方式,各个阶段的工作都是并行做的,一方面大大节省了run time,加速timing signoff进程。另外一方面各个子模块可以单独timing signoff,特别是当某个模块对时序要求比较高,但是模块大小又不大时,此时该模块一天可能可以进行两三轮hold fixing,而别的模块可能一天只能做一轮hold fixing。这样切分出来后可以有更多的时间对模块timing进行细调优化。

    亚博app下載IC设计实现之hold violation修复大全

    听说Latch可以高效修hold违例(Timing borrowing及其应用)

  • 应用需求
  • 在某个时刻,设计可能需要对芯片中的某部分逻辑进行power down操作,如果此时采用flatten方式进行设计实现,势必需要额外编写upf,需要对powerplan进行重新规划,powerplan需要对整芯片划分为两个区域。这样就给亚博app下載IC后端工程师添加额外的工作量。

    亚博app下載IC后端设计实现floorplan及powerplan规划

    此时如果对设计进行切分,将需要power domain的逻辑单独切出来,做成一个power domain。那么整个亚博app下載IC设计实现flow就非常流畅,省心省事。

    这些低功耗设计实现经验,你真的懂了吗?

    如果在亚博app下載IC后端实现阶段发现某个模块,含有特别多的高pin density cell,导致绕线非常困难。此时也可以同前端工程师进行沟通协商,是否可以将该模块单独切出。但是切分时需要考虑接口处的timing。

    如何用工具自动修复亚博app下載IC后端设计实现绕线后的Physical DRC?

    Hierarchy方式实现IC Flow

    亚博app下載IC Hierarchical方式设计实现流程大致如下图所示,整个过程涉及前端设计集成,逻辑综合,布局布线,寄生参数提取,静态时序分析,物理验证等环节。限于篇幅今天先分享一部分内容。

    亚博app下載IC设计实现之hierarchical flow系列(一)

  • 逻辑综合
  • 逻辑综合阶段的流程如下图所示,其中上半部分为flatten综合方式,下半部分为hierarchical综合方式(DC综合)。如果是采用DCT综合,则还需要提供模块B和模块C的ETM model,Fram View以及工艺的tluplus文件。关于如何产生子模块B,C的ETM和Fram View,以及对应的生成脚本,请移步小编知识星球查看。

    教你轻松调DCT和ICC之间Timing与Congestion的一致性

    亚博app下載IC设计实现之hierarchical flow系列(一)

  • P&R布局布线
  • 布局布线的hierarchy实现流程如下图所示。需要分别对子模块B和C进行布局布线,然后生成对应的post layout的etm,最后load进B和C的ETM和FRAM,进行顶层TOP的布局布线。其中使用ICC2 flow需要用到NDM(New Data Model)。产生NDM时需要用到DB和LEF文件。关于LEF写出方法,NDM制作方法和脚本,之前已经在知识星球分享过,需要的朋友可以前往下载查看。

    需要特别注意的是,在这种hierarchy实现方式中制作Fram View时,千万别漏提取database中的antenna和绕线信息,否则ICC或者ICC2在route阶段可能无法看到内部绕线情况,从而容易出现接口处的天线效应(antenna effect)。

    教你轻松玩转天线效应(Process Antenna Effect)

    亚博app下載IC设计实现之hierarchical flow系列(一)

    Hierarchical design flow的优点

  • 亚博app下載后端P&R(Place&Route)实现时能够有效控制好每个子模块的实现过程,因为run time可以大量减少,而且不同子模块可以并行实现
  • 将设计中新添加的模块单独切出来,预防因为新设计模块存在bug而导致大规模block重做,大大降低项目风险
  • 解决绕线问题(为什么?大家好好思考,涉及logical hierarchical和physical hierarchical的概念)
  • 寄生参数抽取(RC Extraction)时间大量减少
  • 加速Timing Signoff进程
  • Hierarchical design flow的缺点

  • Interface timing bugetP&R实现时,需要考虑IO接口的timing(预留timing buget),防止因接口相关的逻辑没有进行充分的优化而导致的timing violations。至于预留多少timing margin,留给大家思考。这个技能是亚博app下載后端工程师最基本的技能之一。各大公司的面试经常也会问到这个问题。

    亚博app下載IC设计实现之hierarchical flow系列(一)

  • RC准确性第一,dummy的插法往往是flatten 抽取出来的。如果是hierarchical 的rc extraction,模块接口处的RC 是否可信

    第二,相邻子模块边界处的RC是否准确

    亚博app下載IC设计实现之hierarchical flow系列(一)

  • Timing的准确性比如一个chip中,有的模块频率要求比较低,我们想用7Track的libray来实现。而对频率要求比较高的模块,我们则可以用9Track甚至12Track来实现。

    那么问题来了,如果有一条path,startpoint是7Track中的,而endpoint是9Track中的。你们觉得应该如何处理呢?

    如果top level的clock tree上存在crosstalk(等效于之前介绍过的common clock tree上存在crosstalk,分析对setup,hold的影响),子模块timing的准确性是否可信?

  • 以上为今天分享的内容,关于亚博app下載IC hierarchical设计实现Flow中寄生参数提取(RC Extraction),静态时序分析和物理验证过程的内容分享,敬请关注下期内容。

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    亚博app下載IC设计实现之hierarchical flow系列(一)

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    华为不需要美国芯片:特朗普出口禁令下的任正非

     

    作者:日经评论员ATSUSHI NAKAYAMA

    时间:2019年5月18日

    原文:https://asia.nikkei.com/Economy/Trade-war/Huawei-does-not-need-US-chips-CEO-on-Trump-export-ban

    华为不需要美国芯片:特朗普出口禁令下的任正非

    中国深圳 – 华为技术公司的创始人兼首席执行官抨击特朗普政府决定将其公司列入政府黑名单,并坚称华为没有任何违法行为。

    “我们没有做过任何违法的事情,”首席执行官任正非周六在深圳公司总部对日本媒体采访时说,这是自美国决定限制与华为进行贸易以来的第一次采访。

    Ren表示,华为将继续研发自己的芯片,以减轻禁令对其生产的影响。任说,即使高通和其他美国供应商不向华为出售芯片,华为也“没问题”。 我们已经为此做好了充分的准备。

    华为旗下的芯片设计公司海思半导体(HiSilicon Technologies)也暗示早有计划应对可能出现的供应链中断。在最近的一封公开信中,海思总裁何庭波写道,“我们实际上在多年前已经预见到这一天,我们确实准备了后备计划。”

    最近几个月,Ren表达了他强硬的态度,表示华为公司不会任由华盛顿摆布。“我们不会像中兴通讯那样,在美国的要求下改变我们的管理,也不会接受监管,”他说。

    去年,美国对中兴通讯实施了类似禁令,将中国电信公司推向了破产的边缘。

    Ren表示,美国禁令对华为业务的影响将是有限的,并对其长期前景表示信心。“预计华为的增长可能会放缓,但只是小幅的放缓,”任正非补充道,他表示年度收入增长可能略低于20%。

    接二连三的威胁贸易伙伴的政策让企业不敢再冒险,同时美国也将失去信誉”,任表示。另一方面,他认为美国总统特朗普的贸易政策为中国的经济改革提供了动力。“我甚至建议环境可以有所改善,”任正非指出。

    华为公司总裁否决了在美国本土生产5G设备的可能。“即使美国请求我们在那里生产,我们也不会去”,他表示。

    华为每年采购价值约670亿美元的零部件,其中约110亿美元来自美国供应商。华为尤其依赖美国的半导体零部件制造商。外界认为,该公司在未来生产智能手机和电信设备时可能会遇到问题。

     

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    亚博app下載IC设计笔试题详解——Cadence亚博app下載IC前端设计笔试题目

    亚博app下載IC笔试题(3)

        ——Cadence前端设计2018

    亚博app下載IC设计笔试题详解——Cadence亚博app下載IC前端设计笔试题目
    亚博app下載IC设计笔试题详解——Cadence亚博app下載IC前端设计笔试题目

    1、 What is the minimum number of flip flops to implement a state machine to detect the bit sequence 11011001 ?

    A.8      B.3        C.4          D.6

    状态机时序图如下,一共有9个状态,最少使用4个触发器

    亚博app下載IC设计笔试题详解——Cadence亚博app下載IC前端设计笔试题目

    2、 What types list below could be used in packed array ?

    A.Bit       B.int         C.logic    D.reg

    System Verilog 语法

    3、 Divide (1110111)2 by (1001)2

    A  Quotient (1101)2 remainder (10)2

    B. Quotient (1101)2 remainder (0)2

    C. Quotient (10)2 remainder (0)2

    D. Quotient (1101)2 remainder (101)2

    亚博app下載IC设计笔试题详解——Cadence亚博app下載IC前端设计笔试题目

    4、 What is the duration of task t ?  (仿真持续时间)

    A . 10 time units

    B. 16 time units

    C . 5 time units

    D . 7 time units

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    Systemverilog  语法(fork-join、fork-join_none、fork_noin_any)

    亚博app下載IC设计笔试题详解——Cadence亚博app下載IC前端设计笔试题目

    亚博app下載IC设计笔试题详解——Cadence亚博app下載IC前端设计笔试题目

    5、 According to the following truth table with input A,B,C and D, what is an equation for output F ?

    亚博app下載IC设计笔试题详解——Cadence亚博app下載IC前端设计笔试题目

    亚博app下載IC设计笔试题详解——Cadence亚博app下載IC前端设计笔试题目

    D  (排除法,卡诺图化简)

    6、 What input can detect stuck at -1 fault at E ?

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    A  (DFT 相关) 

     

    D= 1  C= 0  ,使得 Y = E = A&&B ,通过A选项输入,如果 Y = 1,则E stuck at 1

    7、 Given the following design ,What are the effective setup and hold times for the following circuit ?

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    A.      Tsetup = 4ns, Thold = 1ns

    B.      Tsetup = 3ns, Thold = 0ns

    C.      Tsetup = 3ns, Thold = 1ns

    D.      Tsetup = 2ns, Thold = 0ns

    Setup分析 :

    D 触发器:

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    增加数据路径异或门延时:

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    增加数据路径异或门延时+ 时钟路径反相器延时

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    Tsetup = 2ns + 2ns – 1ns = 3ns

     

     

     

    Hold分析 :

     

    D 触发器:

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    增加数据路径异或门延时:

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    增加数据路径异或门延时+ 时钟路径反相器延时

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    Thold = 2ns – 2ns + 1ns = 1ns

    8、 What is the maximum operating frequency of the above circuit ? (第7题)

    A 250MHZ     B 80MHz        C 125 MHz     D 166.7MHz

    针对第7题的设计,Tskew = 0

     

    T – Tcq – Tlogic – T setup >= 0

    Tcq + Tlogic >= Thold

    T  >= 8ns ,Fmax = 125 M

    9、 Which equation best describes the maximum clock  frequency in a synchronous system ?

    亚博app下載IC设计笔试题详解——Cadence亚博app下載IC前端设计笔试题目

    D   同上题

    10、Given the following design ,What is the setup margin for flop2 ?

    A 8.95ns         B 9.55ns         C 0.85ns         D 7.75

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    F2setup margin = 10ns – 0.65ns – 0.35ns – 0.45ns  + 0.6ns – 0.2ns = 8.95ns

    11、 What is the hold margin for flop2 ?

    A 0.5ns   B 0.1ns   C -0.1ns  D 9.9ns

     F2hold margin = 0.25ns + 0.15ns – 0.4ns – 0.1ns   = -0.1ns

    12、 Design a module in Verilog to satisfy the following requirements.

    (1)    A clock with the frequency of 100MHz

    (2)    A 4-bit width signal that sensitive at the clock posedge ,constrain this signal to be randomized 16 times in the range from 8 to 15.

    没有使用System verilog 语法

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    13、What is logic systhesis ?

    逻辑综合是将RTL代码,进行翻译+ 优化 + 映射,生成特定工艺库相关的门级网表,用于后端的布局布线

    1、 What is function verification ?

    功能验证,用来验证设计的逻辑功能是否正确。

    2、 What is formal verification ?

    形式验证,使用静态穷举的方式验证电路。主要是用来验证电路经过逻辑综合,布局布线之后的逻辑等价性。

     

     

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    ADI汽车电子创新技术大盘点

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    最新数据显示,中国大陆汽车保有量已经达到2亿辆!平均不到7人就有一辆汽车!而随着5G技术步入我们的生活,更智能、更安全、更环保的新型汽车将使用更多的半导体器件,根据市场研究公司IC Insights的预测,到2021年,汽车电子将是六大主要半导体终端市场中成长最强劲的应用领域!IC Insights市场分析师指出,2018年汽车电子系统的销售额预计将成长7%,达到1,520亿美元,2019年将再成长6.3%,达到1,620亿美元。该公司预计,从2017年到2021年,汽车电子系统销售将以6.4%的复合年成长率(CAGR)成长,这个增速超过其他的主要电子系统类别。

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    而随着ADAS、汽车信息娱乐、车载安全等需求增加,汽车中的半导体用量将不断增加,而对于MCU、模拟IC以及特别是传感器制造商来说,汽车电子系统的成长无疑是个好消息,预计汽车模拟IC销售额将增长14%!在众多半导体厂商都在蜂拥进入汽车电子领域时候,创新的技术无疑有很大胜算,作为硅谷里的创新典范,很多人熟悉ADI在通信、消费领域的创新技术如小米手环里的低功耗传感器,通信测试设备中的AD/DA转换器等,在汽车电子领域,ADI有哪些绝活呢?近日,ADI中国汽车电子事业部资深战略与业务发展经理陈晟 (Edward)就与中国媒体分享了ADI在汽车领域的创新技术与产品。

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    ADI的汽车情

     

     

    其实ADI产品在汽车电子领域已经有几十年应用历史,我们的汽车业务最早起源于安全气囊传感器。在上世纪90年代以前,很多安全气囊传感器是非常原始,就类似于一个试管–留点空气气泡在里面,当车子发生移动碰撞的时候,气泡挪到一端或另一端,就知道大概这个车子在往哪个方向做加速或减速,或者说有剧烈的碰撞,通过这种很原始的方式来做判断,是ADI第一次把半导体微机电技术应用到了安全气囊传感器里。这是我们对整个汽车行业做出的一个巨大贡献。“他强调,”这个可能大家不知道,因为安全气囊大家平常都不愿意见到,一般消费者诶不关心其后面的技术。“

    他表示未来汽车发展就是三个趋势:更安全、更环保绿色、更智能。对应于这三个大方向,有三个技术支撑,一个是自动驾驶,一个智能驾驶舱,一个是汽车电气化,ADI要做的是最基础的工作,因为这些技术背后都需要高精度的传感和测量,高精度传感能够把信号测量出来,然后转换成计算能够处理的信号,这实际上是“三化”背后一个非常重要的基础性工作。”可能很多人都知道人工智能这类亚博app下載技术,不过亚博app下載技术再牛,需要有很好的信号源,所以类似ADI这样的公司及其技术是整个行业不可或缺的。“他强调。”随着汽车电子化加剧,汽车上应用的半导体器件价值水涨船高,机构预测芯片价值未来会翻番,我认为这个预测还保守了点,因为未来的自动驾驶、电气化里有很多非常不确定挑战。这些挑战需要半导体芯片提供相关的技术,配合系统集成商的软件和系统方案才能够解决这些挑战,例如电池容量、续航里程的问题。“

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    他表示ADI围绕用户的安全、成本和续航里程需提供解决方案,例如电动车的续航里程问题,大家可能觉得这仅仅和电池效率、利用率有关,其实里程还涉及很多其他问题例如电机效率、车身自重等,因为车越轻,同样的能量驱动距离就可以更长。ADI汽车电子的主基调就是更智能化、小型化、轻量化。

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    ADI汽车电子主要创新技术介绍

     

    实际上,ADI在汽车电池管理方面已经有近22年历史–在进入新能源汽车赚之前,每辆传统燃油车都需要一个铅酸电池,其实它也需要强大的电池管理系统,尤其是铅酸电池支持启/停功能后,这个看似简单的功能需要非常强大的铅酸电池管理,因为它需要反复做充放电动作,同时又要监控铅酸电池的运转状态,在这个市场上,ADI占据了很大份额。

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    此外,ADI收购的凌力尔特(Linear)也在中国市场已经深耕了超过十年,现在大部分汽车都采用了ADI的锂电池管理芯片。”这是非常惊人的亚博app下載,可以说我们的BMS伴随着中国新能源汽车发展的历程,非常不容易。“陈晟强调,”我们的锂电池管理已经发展到第五代,目前在开发第六代,这“五”代不仅是一个亚博app下載,背后更蕴含了很深的意义,经过这五代超过十年在中国市场的量产应用,我们已经积累了非常丰富的系统经验,能够把这种系统上的需求带到新品设计上去,帮助客户解决很多实际问题。同时,我们在本地的团队,通过十年的摸爬滚打,也积累了很强的工程经验,能跟客户一起成长。“

    据悉,ADI第六代产品可能在未来一两年内面世,其实ADI最大的强项就在锂电池的电池管理精度,据他介绍ADI的产品精度可以做得非常高,且能够做到在长达十年的使用过程中,把精度控制在非常小的波动范围内,另外,无论什么复杂工况,如潮湿环境、干燥环境下它都能保持非常高的精度。

    高精度有什么好处?精度能让车厂以及电池供应商能够大胆使用他们的电池容量,而不会因为精度不够而缩手缩脚。其实就是在提高同样电池、同样容量的整车续航里程,他透露这里面有ADI一个非常强大的技术:Buried Zener–这是个非常稳定的基准源,能够给客户提供刚刚才讲到的那些很精确的特性。

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    他还透露ADI一个创新技术–无线BMS,这是业内的一个创举。目前BMS系统需要大量线缆进行连接,这些线缆增加了很多人工成本,还降低了劳动生产率,同时还可能对系统可靠性的造成影响。无线BMS可以带来很多好处是不但降低整车重量还提高了劳动生产率,降低了系统复杂度,提升了系统可靠性。

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    ADI的隔离技术更是广泛在汽车内应用,ADI的隔离方案在提供安全措施的同时,还能有效的让信号高速通过相关隔离通道,ADI用半导体工艺把两个变压器线圈蚀刻在芯片里面,用它来做隔离,这是非常了不起的一项创举。

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    ADI电机传感器也在应用在很多新能源汽车上,这类传感器对精度要求很高,因为精度上任何一点点的偏差会导致输出功率损失。

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    据他介绍,在座舱电子方面也大量应用了ADI的创新技术,主要是音视频类产品,如目前市面上绝大多数中高端豪华轿车里面的亚博app下載音响功放里都用了ADI的DSP处理器。另外一个就是音频总线–A2B,”它本质上就像高速公路的中心,上面可以连接很多站点,然后车子的信息流可以随时上去,然后通过这个高速公路传到任何一个想传递的节点中去。但是这个高速公路只有一根线,所以它的流量非常大,用一根线把车辆所有相关硬件全部连接在一起,让他们互相之间可以任意地进行通信,这就是A2B的概念。它带来最关键的好处是什么?减重、降低成本,同时能大大降低整个系统设计的复杂性。工程师非常喜欢,爱得不得了。“他解释说。

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    还有个技术是C2B,因为摄像头在车内智能化这方面来讲用量非常大,不管车外还是车内的摄像头用量非常大,与A2B类似用一根普通线能够把两个摄像头单元跟后面的处理器能够连接在一起。

    他表示未来新能源汽车会有一个模拟引擎声效的需求,主要是基于安全的考虑,因为新能源车太安静。美国的法规要求在纯电动汽车上必须要有外放的喇叭,播放不同的声音来提醒路人;另外也有用户希望体验到法拉利或保时捷引擎的轰鸣声,此外还有车内卡拉OK的需求等,这些都可以由ADI音频DSP来实现。

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    还有我们目前熟悉的TOF技术,今年智能手机会大量采用这个技术用于3D人脸解锁,现在汽车也会应用这个技术通过刷脸进入车子。

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    ”未来在车内还有更多需要识别的内容,如购物或其他的一些体验也需要刷脸,此外,类似手势识别、手势控制以及驾驶员的一些监控都可以用TOF来实现。

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    关于目前最热门的自动驾驶,陈晟表示ADI的汽车电子历史就是一部安全自动驾驶历史,要安全自动驾驶就需要更快的反应速度、更精确的感知能力,而这正是ADI所擅长的。

    他认为未来在自动驾驶领域将大量应用融合技术—单靠一种技术很难完成未来自动驾驶的平台,因为每个技术都有一些短板,需要在一起互相取长补短,完成一个完整的拼图,这样才能给自动驾驶更多的输入量,让它能够有尽量准确的判断,这就是融合的目的。未来可能有其他的技术在一起来共同完成自动驾驶。

    要融合什么?第一个就是摄像头,第二个是IMU(惯性导航单元),此外是激光雷达、毫米波雷达以及超声波雷达等,这些技术融合在一起,通过一个非常强大的处理单元才能够完成未来自动驾驶的功能。

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    他说ADI在近两年前发布了一个概念叫Drive360,就是360度自动驾驶,强调ADI在自动驾驶领域能提供异常强大的环境感知力。那是怎么实现的呢?有哪些方案呢?一是毫米波雷达,因为ADI在信号数据上面一直很擅长,在毫米雷达领域,包括24G、77G、79G这些雷达频段ADI都有产品能够覆盖。二是激光雷达,ADI正在研发全固态激光雷达的产品和方案。三是高性能的IMU产品,其实相当一部分自动驾驶的应用实际上是把更高端、更高级的一些行业的需求适当的降低后衍生成针对自动驾驶的IMU。

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    而每辆汽车不可或缺的就是电源系统,供电能力不足或有问题,就会影响整个系统的性能,而ADI Power by Linear的产品能够提供非常好的技术给到这些系统。总之ADI有非常多的创新技术应用到汽车电子系统里。

     

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    本周小编继续跟大家聊聊时钟树相关的主题,聊聊在做时钟树综合前我们应该做好哪些基础性工作。对于很多还仅仅停留在跑flow,一切只靠工具的工程师,希望今天的分享对你们有所启发,有所帮助。因为小编时常面过一些小伙伴们,他们都表示仅仅停留在跑flow的技术水准(小编真是替你们着急)。如果你的技术仍然处于这个高度,是否应该引起重视?

    2019年亚博app下載IC后端校招笔试题目(附亚博app下載后端培训视频教程)

    时钟树基础性工作

  • 时钟定义正确

  • 在时钟树综合阶段,一般我们讲时钟定义是指为了长时钟树而定义的clock,而非传统意义的func时钟定义。小编已经跟大家普及过很多次这方面的知识,对于时钟结构比较复杂的设计,希望通过EDA Tool来帮我们长好时钟树,简直就是天荒夜谈,不太现实的。

     

    Clock source应该是通过create_clock或者create_generated_clock来声明的。Generated  clock定义的点必须能trace到source上。

     

    深度解析Create_clock与Create_generated_clock的区别

     

  • 标准单元已经正常摆放好

  • 使用check_legality –verbose来检查所有标准单元是否legal的。如果对一个存在illegal的模块进行时钟树综合,其QoR会比较差,而且会加倍整个runtime。

  • Congestion 适度

  • 如果一个模块placement做完之后congestion map特别差,存在特别大的overflow,那么基于这样的database继续做时钟树综合意义不是很大。一方面是QoR会比较差,另外一方面是cts后congestion 会更差,模块本身一定是绕不通的。

    亚博app下載后端实现时congestion比较严重,你hold得住吗?

     

  • Timing可接受

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    Placement后时序要差不多符合设计要求。如果placement后wns是500ps左右,那继续tune cts也是没太大意义。因为本身placement没做好,即标准单元的摆放位置并不是很合理。此时应该返回place阶段,进一步fine tune timing。

     

  • DRV(Max transition  Max capacitance)可接受

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  • Power &Ground net 已经prerouted

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  • 高扇出的net,比如scan 使能端,已经解过fanout(时钟树综合后存在特别大的max transition问题)

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  • floorplan是否对时钟树友好

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    比如细长条memory之间的channel,未进行特殊处理。这种情况,如果reg被摆放进去,很有可能导致比较大的clock skew或者拖长clock tree。

    【机密】从此没有难做的floorplan(亚博app下載后端设计实现floorplan篇)

    如何评价亚博app下載后端设计中floorplan的好坏?

     

  • Placement后逻辑分布合理

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    比如某个ICG所带的寄存器分布在天南地北,试问这样的placement能否做好时钟树?关于如何将icg所带的sink聚集在icg附近的脚本,请移步知识星球查看下载。

    时钟结构分析

    小编一直强调做时钟树综合前需要分析时钟树结构,不是说着玩的,实在是因为它太重要了。想要做好时钟树,仅仅需要做好三点。第一,了解设计。第二,时钟结构清晰。第三,编写时钟树综合约束文件。

     

    对于设计的理解,需要同前端工程师多沟通。

    分析时钟结构后,最好画出时钟结构图,并搞清楚以下几个问题。这些问题都搞清楚后,写一个引导工具长tree的时钟约束文件是水到渠成的事情,只能说so easy。

    合理的时钟结构能够加速Timing收敛(时钟树综合中级篇)

     

  • 时钟的root

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  • Clock的sink和clock tree exception

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  • 时钟路径上是否存在mux切换电路,各路时钟应该如何长tree?如何写cts constraint来让工具自己长好tree?

  • 留个思考题。假如CK1为func clk,CK2为scan clock,对于下面的电路,时钟树会怎么长?假如CK1为时钟,CK2为data,做时钟树前要作何处理?

    时钟树综合(Clock Tree Synthesis)之前应该做好哪些工作?

     

  • 各个时钟clock(含某些data需要做balance的)之间是否有需要做clock inter-balance?

  • 最后,小编用一句话来总结下时钟树综合工作的主要要点。时钟(它们)从哪里来,它们要去哪里,它们之间有何联系?

     

    小编知识星球简介(如果你渴望进步,期望高薪,喜欢交流,欢迎加入

    在这里,目前已经规划并正着手做的事情:

  • ICC/ICC2 lab的编写

  • 基于ARM CPU的后端实现流程

  • 利用ICC中CCD(Concurrent Clock Data)实现高性能模块的设计实现

  • 基于ARM 四核CPU  亚博app下載后端Hierarchical Flow 实现教程

  • 时钟树结构分析

  • 低功耗设计实现

    定期将项目中碰到的问题以案例的形式做技术分享

  • 在这里,各位可以就公众号推文的内容或者实际项目中遇到的难题提问,小编会在24小时内给予解答(也可以发表你对亚博app下載后端设计实现中某个知识点的看法,项目中遇到的难点,困惑或者职业发展规划等)。

    反正它是一个缩减版的论坛,增强了大家的互动性。更为重要的是,微信有知识星球的小程序入口。星球二维码如下,可以扫描或者长按识别二维码进入。目前已经有139星球成员,感谢这139位童鞋的支持!欢迎各位渴望进步,期望高薪的铁杆粉丝加入!终极目标是打造实现本知识星球全员年薪百万的宏伟目标。(星球的门票即将调整到228元/年,有需求的朋友趁早上车,目前价格已经提高至208元/年,折算每天需要六毛钱 

    时钟树综合(Clock Tree Synthesis)之前应该做好哪些工作?

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